上篇——物理极限
在过去一年中，随着媒体对英特尔45纳米和高K-金属栅极的介绍和评论，让大家开始知道这两个新词汇，所以大家可能有这样的疑问：
在处理器量产中采用的45纳米芯片生产工艺和同时提及的高K-金属栅极有什么关系吗？
高K-金属栅极到底是什么？
为什么说成功研制高K-金属栅极并将之付诸量产是半导体业界里程碑式的技术变革和突破？
为了回答这个问题，让我们来先了解什么45纳米(nm)生产工艺或者制程 ? 45纳米不是指的芯片上每个晶体管的大小，也不是指用于蚀刻芯片形成电路时采用的激光光源的波长，而是指芯片上晶体管和晶体管之间导线连线的宽度，简称线宽。半导体业界习惯上用线宽这个工艺尺寸来代表硅芯片生产工艺的水平。早期的连线采用铝，后来都采用铜连线了。
注释：1微米=1000纳米，1纳米(nm)为10亿分之1米。
处理器生产工艺从早期的0.8微米，0.6微米，0.35微米，0.25微米，0.18微米，0.13微米，90纳米(0.09微米)，到今天的65纳米，即将到来的45纳米以及将来的32纳米等等。
处理器(CPU)性能的不断提高离不开优秀的核心微架构的设计，而芯片生产工艺的更新换代是保证不断创新设计的处理器变为现实的基础。每一次制作工艺的更新换代都给新一轮处理器高速发展铺平了大道。因为线宽越小，晶体管也越小，让晶体管工作需要的电压和电流就越低，晶体管开关的速度也就越快，这样新工艺的晶体管就可以工作在更高的频率，随之而来的就是芯片性能的提升。
大家习惯了芯片生产工艺两年一次的更新换代，给大家的感觉好像是从65纳米到45纳米同以前从130纳米到90纳米，以及从90纳米到65纳米一样没有什么特别的。摩尔定律嘛，就是每24个月，在同样面积的硅片上把2倍的晶体管“塞”进去，循环往复……
从单个晶体管的角度来看，为了延续摩尔定律，我们需要每两年把晶体管的尺寸缩小到原来的一半。现在的工艺已经将晶体管的组成部分做到了几个分子和原子的厚度，组成半导体的材料已经达到了它的物理电气特性的极限。最早达到这种极限的部件是组成晶体管的栅极氧化物——栅极介电质，现有的工艺都是采用二氧化硅(SiO2)层作为栅极介电质，如下图。大家也把源极(Source)和漏极(Drain)之间叫做沟道，在栅极氧化物上面是栅极(Gate)。
二氧化硅是什么？玻璃，水晶和石英的主要成分就是二氧化硅，它是一种良好的绝缘体。
同1995年晶体管中二氧化硅层相比，65纳米工艺的晶体管中的二氧化硅层已经缩小到只有前者的十分之一，仅只有5个氧原子的厚度了。作为阻隔栅极和下层的绝缘体，二氧化硅层已经不能再进一步缩小了，否则产生的漏电流会让晶体管无法正常工作，如果提高有效工作的电压和电流，会使芯片最后的功耗大到惊人的地步。
为了使大家更好的理解问题的实质，让我们来回顾一下晶体管的工作原理。下图中的S是指源极(Source)，D是指漏极(Drain)，G是栅极(Gate)。晶体管的工作原理其实很简单，就是用两个状态表示二进制的“0”和“1”。
源极和漏极之间是沟道(Channel)，当没有对栅极(G)施加电压的时候，沟道中不会聚集有效的电荷，源极(S)和漏极(S)之间不会有有效电流产生，晶体管处于关闭状态。可以把这种关闭的状态解释为“0”，
当对栅极(G)施加电压的时候，沟道中会聚集有效的电荷，形成一条从源极(S)到漏极(D)导通的通道，晶体管处于开启状态，可以把这种状态解释为“1”。这样二进制的两个状态就由晶体管的开启和关闭状态表示出来了。
我们可以把栅极比喻为控制水管的阀门，开启让水流过，关闭截止水流。晶体管的开启/关闭的速度就是我们说的频率，如果主频是1GHz，也就是晶体管可以在1秒钟开启和关闭的次数达10亿次。
回到前面的问题，从65纳米开始，我们已经无法让栅极介电质继续消减变薄，而且到45纳米，晶体管的尺寸要进一步缩小，源极和漏极也靠得更近了，如果不能解决栅极向下的漏电流问题以及源极和漏极之间的漏电流问题，摩尔定律也许就此终结。
现有材料都到物理极限了，怎么办呢？英特尔的技术精英们在九十年代中期就认识到这个问题了，进一步缩小二氧化硅层是不可能的了，需要突破习惯的思维方式，寻找未知的新材料，让摩尔定律继续有效。放弃已经用了近40年的现有材料，做出这样的决定需要巨大的勇气和科学的睿智。预知结果如何，且听下回分解。
赵老师您好!很高兴能看到您的介绍.我是中科院的一名博士生,研究方向是半导体纳米材料.我有一个问题,就是我们知道对于沟道内电流的控制可以通过选择high-k的介电层材料或者设计gate的形状来实现.从你上面展示的几张图片可以看出这是top-gate而非back-gate.那在我们试图选择high-k的材料同时是否可以考虑对gate形状进行一些设计呢?还是说这种layer-by-layer的生产工艺不适合于gate形状的改变?毕竟如果找到high-k的材料我们只需要想方法(CVD,MOCVD或者ALD)把它沉积到我们的基片上就行了.
我使用的图只是用来说明晶体管工作原理的示意图。对于你说的对Gate 的形状进行一些设计，我并不是十分清楚。
Intel的研究成果披露过3D晶体管(三门晶体管)的设计，最主要的目的是提高电流的流通晶体管的效率，降低泄漏。
look forward to more detail about high-k gate dielectric!
能否估计一下High-K的尺寸极限? 32nm或者更小? 相对于二氧化硅来说缩小大约多少?
啥时有下回分解。
赵老师：
您好！
我是科技创新与品牌杂志社记者，想请您在方便是时候发一些稿件给我，以便在杂志上刊登，同时请多发几张您本人和公司的相关图片，您的这篇文章很有新意，我想在杂志上刊登，请您发几张1兆以上的相关图片给我。网上看不到一张图。
谢谢！
韩跃清
《科技创新与品牌》杂志社
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To shenj:
采用合适的gate dielectrics取代SiO2并没有想象的那么简单，要综合考虑多方面的因素，比如Dieletric/Si的interface,leakage和breakdown，step Coverage等等问题。而且采用非SiO2的材料，在后续工艺中要做出很多相应的调整，比如etching和metalization.说起来很轻松的一点改进，其实体现了很多科学家和工程师的汗水。
下回分解赶紧出阿，哈哈……
CBR 问的很好的问题。
选择High-K的材料，一方面不要太厚，主要是需要它的K 电常数要大。其实，45纳米采用的、基于金属铪的氧化物的新的栅极介电质比目前二氧化硅层要厚一些，但是它比二氧化硅具有更高的K值。
当然，选择High-K材料的优先要考虑在相同厚度下的K值。
对于32纳米，需要更新一代的high-k 栅极介电质——希望是更薄，更高的K值。
希望CPU能够作的更高、更快、更强。
今天看到这篇文章，突然想起您之前的一篇文章”主频和架构哪个对CPU性能的影响更重要“，请问在那篇文章里介绍的主频和架构是否对应着intel说的tick和tock？ 谢谢
Tick 是制程工艺的更新换代，Tock是微架构的更新换代。
我希望cpu内的这些电路用光路代替．
光集成电路，intel在研究，不知道现在结果如何了
非常欣赏和钦佩英特尔公司勇于创新，不断挑战自我，追求卓越的精神。但我需要知道的是，45纳米技术的CPU何时能够进入平民百姓的家庭？另外，贵公司对光子技术、量子技术的芯片研究进展如何？15年内有无可能进入实用阶段
杨先生：
你好！
45纳米的酷睿2 双核E7200 已经上市了，市价可能1000元左右，之前的酷睿2 双核 E8000系列和酷睿2四核 Q9000系列都已经上市了，但是售价高于E7200。
随着45纳米量产的扩大，越多的产品系列都会转向45纳米工艺。
我对光子技术和量子技术的芯片研究进展知道的不多。我的同事杜江凌可能知道，你可以看到他的博客，不妨问问他。